一种新型测试生成电路的设计

    李田泽  胡健  李增祥  

摘要：使用d兼容为基础的宽压缩，设计了一种用于混合式机内自动测试的新型测试生成电路。这种测试电路具有每个时钟循环都对电路进行测试的特点，特别适合于自动计数的设计和自测结构。

关键字：错误覆盖；实验时钟；生成电路

中图分类号：TN79+1    文献标识码：B     

一、引言

机内自测正被广泛地应用于测试复杂的识别码。机内自测的测试方法大体上分为时标测试和扫描测试。前者是每个时钟循环都对电路进行测试，特别适合于自动计数的设计和自测结构，如逻辑障碍监测装置，这种测试常在置入的触发器和测试电路间加入一些逻辑电路。扫描测试法也称为扫描自测，在扫描链自序列位的顺序变化中，使用线性反馈移位寄存器，使用此种方法，扫描触发器和测试电路之间不会插入其它电路，但测试时间相当长，原因是每一个测试模型都要依次装入扫描链，但大部分时间却只是装入而不使用。传统的时标测试和扫描测试都是以伪随机测试为基础的，为减缓错误覆盖不足和测试时间过长等缺点，一般多同时使用多个混合式的自测装置。

以上这些都是针对随机错误而设计的，通过直线自测反馈把判断性测试置入错误的伪程序里。但在错误太多或测试序列过长的情况下，装入扫描链的时间必然很长。此外，长直线反馈移位寄存器需要许多具体的位电路，会增加机内自测的总成本。

以上这些问题可以通过在时标机内置入一个可处理且有机械输出的自测系统来解决，这种系统相当小，可用于直线伪测试，它由直线反馈移位寄存器和组合逻辑电路实现。直线反馈移位寄存器会受到测试块中未处理位的限制；而组合逻辑电路则是在位转移线中也实现顺序改动的功能，即从模式的伪程序中变位。但直线反馈移位寄存器的复合时间较长，而且可能存在反作用。

本文提出了把伪测试和判断性测试联系起来，在合理的时间内对错误进行完全覆盖的方法。此方法建立于测试模块的编码中。图1为有负载的试验模型。 　

二、测试方法

混合式机内测试应用了伪测试和判断性测试。在伪测试中使用的是具有M路输入的基本测试电路，并且用一个M次的基本多项式直线反馈移位寄存器来发掘那些可测的随机错误。在判断性测试中，用ζ+1个触发器作为计数器，生成2ζ种组合模式，利用多路转换器的重新组合，完成ζ+1位基本多项式直线反馈移位器。这些组合模式随后会被压缩，接着在被测电路应用测试程序，并将程序嵌于准备判定的测试中。一个二端口（输入）的M位转换器再把伪测试和判定性测试的结果传递给被测试的生成电路。测试生成电路的设计步骤如下：

（1）把伪随机模型应用于被测电路，覆盖所有可测的随机错误；

（2）用一种自动测试图形生成程序来检查测试程序的错误；

（3）对自动测试图形生成程序完成测试宽压缩并测出译码测试的宽度ζ；

（4）对解压缩电路进行设计。

在应用了伪随机模式后，测试生成电路转为判断性模式，有2ζ种组合测试模式用于被测电路和解压缩电路，并在这2ζ组模式中应用预计算判断测试。重组的测试生成电路中，多路转换器的数量由ζ+1和基础多项式的次数M决定。

设A（x）是M次的函数，B（x）是新的测试生成电路的ζ+1次多项式的实根，多路通道的数目由ζ+1次给出，或者由多项式[A（x） B（x）]给出。图2是一个M=8、ζ=4、含有8个触发器（F1～F8）的测试生成电路，把测试模式输入置“0”，应用于伪随机测试的8次基本多项式1+x³+x⁵+x⁶+x⁸，当ζ=4时，测试模式输入置“1”，则测试生成电路用5次基本多项式1+x³+x⁵表示。

1、宽压缩

混合机内测试应用时间包含两部分：伪随机测试时间和把2ζ种组合模式用于判定性模式的时间。由于可测的随机错误至多可用几千个伪随机模式来发掘，所以测试时间大部分由测试宽压缩得出的ζ值决定。

在大多数情况下，如果被测电路的部分输入信号由同一测试生成电路的输出信号提供，错误覆盖并不减少。测试装置可由一个矩阵来代替，该矩阵的行是测试矢量，列是某一指定的输入值。图3（a）给出了基准电路，图3（b）是测试矩阵，其第2列、第4列的元素相同；它们是兼容的，可接入同一顺序生成的输入端口，第3列、第5列也一样，而第1列、第4列属于逆兼容，因此也可接入同一输入端口（见图3(c)、3(d)）。顺序生成器是一个2位计算器。

设a=[a1，a2，a3，……，an-1，an]T， b=[b1，b2，b3，……，bn-1，bn]T，作为两个特殊的测试矩阵，有ai,bi {0，1，x}，x是任意的，a列和b列是兼容的。既然aj、bj都不是任意的，则aj，bj≠x，且aj bj=1或0。图3（b）是一个完整的测试器，3、4、5列互兼容，由同一计数器输出，但1、2两列逆兼容。

并非所有的测试矩阵都有相兼容的列，只有被测电路的输入缺少冗余的固定错误，两者才兼容。

兼容性和逆兼容性方法并非是用于宽压缩测试装置的唯一方法。采用互补的列兼容、译码兼容可以进一步减小测试宽压缩的限制。

2、用译码兼容器编码

一个译码兼容组是指其中的每两列两两兼容。若译码兼容组中再不能添入任一列，则该兼容组便是最大的，并且压缩测试电路为每一兼容组的每一兼容向量编码。为提高编码过程的效率，把所有的兼容或逆兼容的项合并得到最大的兼容组。

测试宽度最小化是其应用中的一般问题。如：宽度最小化的微码可用来减少对微程序结构的储存。在某种意义上，预计算的测试矩阵是对微程序的模拟，即基础被测电路的输入对微程序的互应也就是测试模块对微构造的反应。

最大兼容级组的编码与微码压缩相类似。设Ci是最大d兼容级组矩阵，在测试矩阵的任一行i，在Ci的列中至多有一个1。对矩阵编序，第i行第j列的元素用bij表示，则可用二进制代码表示这个“1”或“0”。如果bij设为“1”，Ci是含有2列的最大的d兼容级组。显然，如果最大d兼容级组含有N列，则它可用log2(n+1)位编码。但一个最大的d兼容级组至少含有3列才能进行压缩，且它可由一个简单的二进制译码器解码。

对含有所有列的最大d兼容级组集合，设C1,C2……,Ck-1,C是对测试矩阵的k最大兼容级互应组。如果测试矩阵的一列属多个最大兼容级组，则保留其中一个列。设ni为列数，则测试列宽为：                  (1)

d兼容的构思为不符合兼容与逆兼容的矩阵进行编码提供了方便的方法。如测试矩阵的两列有1 行或几行的元素不同，则此两列不兼容。类似地，只有任意一行都不同才为逆兼容。但如果两列没有一个元素为“1”，则为d兼容，两列可用译码电路连接。利用被测电路本身的关系可找出更有效的测试方法，对编码、最佳的编码判定性电路，需一系列K最大译码兼容级，且[C1,C2……,Ck-1,Ck]：

（1）判定电路含其每一列；

（2）宽 须最小；

（3）{C1,C2……,Ck-1,Ck}是最佳的最大译码组，而其中，对于该最佳集合的生成，以及对一个给定的预计算测试矩阵应用自动测试图形生成程序，压缩到多宽是一个关键性的问题。

两测试矢量（TD的行）有一处不同便很明显。如果判定性电路有m行，则低标准的细致测试组有ζ=log₂m，一个log₂m位编码分配给m个矢量，这一标准并不适合于不完全测试许多行的静压缩联结。

对利用译码兼容方法编码的矩阵列数的限定，取决于被测电路的基本输入。如果被测电路有M个输入，则被编码的测试矩阵列数是|log₂(M+1)|。这一规则限定了编码测试矩阵的大小，而这种较低的标准只有在最多只有1个“1”的情况下才可得到。

设m、h和M分别为测试样本数、1的个数和测试矩阵的列数，则编码矩阵的列数为：            (2)

当测试矩阵的每两列互相兼容时，h=m，并且可得到ζ=log₂(M+1)。  

三、压缩程序

本文引入了混合测试和用兼容、逆兼容、译码兼容进行宽压缩的一般理论。宽压缩程序包括几个不完美的试验程序，但已达到标准电路所需的标准。预计算判定装置的转换提高了编码的效果以及所有的宽压缩程序。

    1、测试转换

测试矩阵中的“1”越少，则预计算判定测试越易于编码，且ζ值越小。因此，一种减小ζ值的方法是转化测试矩阵使之成为“1”较少的矩阵。任何这样的变换必须可逆，编码后可迅速指定到测试矩阵；另一种减小ζ值的转换方法是有选择地补充列。在进行测试时，测试生成电路须执行生成程序的逆转换，使原始测试矩阵正确地内置。

2、测试生成电路设计

用以下程序步骤压缩测试矩阵：

（1）通过区分兼容和逆兼容的列减少测试矩阵的宽度，这为第一步的压缩；

（2）对简化的矩阵进行列的弥补试探；

（3）进行完美的最大译码兼容级组覆盖，执行第一步的压缩；

（4）对最大兼容级组矩阵的行向量编码。

增加的直线反馈移位寄存器可对(ζ+1)基础多项式重组生成2ζ模块，组成测试电路。编码逻辑由对最大译码兼容级组二进制译码组成。未被含入最大译码兼容级组的列直接输入扇出程序。  

四、实验结果与分析

把混合测试生成电路用于试验，得出各电路宽压缩的试验数值，测试结果说明了用兼容和逆兼容产生足够的宽压缩时，可由译码兼容完成更深层的压缩。

表1：各电路宽压缩的试验数值

混合机内自测可以在合理的时间内达到对错误的完全覆盖，把伪模式和判定性模式结合起来，以减少压缩时间为目的，并把判定性测试用于测试电路生成中。测试电路由重组的线性反馈移位寄存器生成，把二进制译码用于被测电路的输入。实验结果表明，此技术节省了相当多的宽压缩。

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来源：传感器世界